時至今日，隨著數(shù)字輸入輸出端口（I/O）邏輯轉(zhuǎn)換速率的提高，電源完整性問題在電路設(shè)計中也變得越來越重要。I/O的電源完整性問題主要源自其開關(guān)噪聲對電源及回路的影響，而電源及回路上的噪聲會引起高速數(shù)字系統(tǒng)的邏輯錯誤、電磁輻射、時序延遲和時鐘抖動等多種問題。為了分析I/O系統(tǒng)的電源完整性，需要同時考慮I/O口特性、電路板參數(shù)和仿真工具的運用【5】【6】【7】【10】。而對整個I/O模塊的通用電路模擬程序（SPICE）模型進行仿真，既費時又費力，因此能夠快速的估算I/O電流消耗對于項目的前期階段尤為重要。本文介紹了兩個有用的公式可以輕松的估算I/O的平均和最大電流消耗。并以飛思卡爾半導(dǎo)體公司的i.MX6應(yīng)用處理器為例進行了詳細(xì)解釋。其估算數(shù)據(jù)與真實的SPICE仿真數(shù)據(jù)相吻合。
介紹
電源完整性對I/O信號有下面幾方面影響：
●信號質(zhì)量：
信號上存在的噪聲是通過信號轉(zhuǎn)換參考時耦合了電源或回路的噪聲帶來的【8】。
●時序延遲和抖動（推出或推入橫向同步開關(guān)輸出噪聲，轉(zhuǎn)換速率影響）【9】：
I/O接口可分為三級，邏輯級、高速I/O級（時鐘及其它，如預(yù)驅(qū)動）和末級（驅(qū)動、接收電路）。從內(nèi)核邏輯到I/O輸出級，信號會引入多級延遲。伴隨著電壓的波動，信號通過每一級的延遲會增加或減少。因此一個邊沿從離開內(nèi)核到它到達(dá)I/O口的時間會隨著電源及回路的噪聲變化而變化。同時，信號邊沿也可能受電源及回路的噪聲影響變快或變慢。所有這些內(nèi)部級與末級I/O （驅(qū)動、接收）可能共用電源回路網(wǎng)絡(luò)也可能不共用。當(dāng)確定供給電源及回路的噪聲引發(fā)時序變化時，需要考慮可能從其它級耦合的噪聲影響。
●功能：
電源及回路上的電壓波動會干擾數(shù)據(jù)鎖存，從而導(dǎo)致邏輯錯誤、數(shù)據(jù)丟失、切換失敗甚至發(fā)生系統(tǒng)故障。當(dāng)噪聲引起信號跌落時電壓低于最小VIH（輸入高的判決門限） 或過沖時電壓高于最大VIL（輸入低的判決門限）故障就會發(fā)生【4】。簡單地說，I/O單元平均電流定義的是它的工作模式，最大電流則是指最大瞬態(tài)峰值電流。芯片I/O模組對電源供電能力的需求依賴于平均電流值，但計算最大電流也至關(guān)重要。系統(tǒng)可靠性設(shè)計需要評估IO的瞬態(tài)電流，使用電源完整性仿真工具進行瞬態(tài)電流消耗分析。在項目前期階段快速可靠的分析，有助于節(jié)約設(shè)計開發(fā)周期。
I/O平均電流消耗
根據(jù)i.MX6應(yīng)用處理器的數(shù)據(jù)手冊【3】，飛思卡爾提供了一個計算I/O平均電流消耗的公式，如下所示：
Iavg = N x C x V x F, 或者 Iavg = N x C x V x (0.5 x F) (1)
公式中，N代表屬于同一電源域I/O模組的管腳數(shù)量。 C代表外部等效容性負(fù)載。 V代表I/O模組電壓值。F代表相應(yīng)I/O模組或接口的時鐘變化率。0.5xF代表數(shù)據(jù)變化率，最大值為0.5倍的時鐘頻率F。
在公式（1）中，lavg單位安培，C單位法拉，V單位伏特，F(xiàn)單位赫茲。
其中關(guān)鍵參數(shù)是在特定頻率下的等效容性負(fù)載。負(fù)載電容的最大可能值依賴于I/O接口的類型（工業(yè)規(guī)格需求）或I/O口的工作頻率（I/O的最大驅(qū)動能力）。
而實際負(fù)載電容可以這樣計算：C = Cio (I/O管腳和封裝的寄生電容) + Cload (傳輸線和遠(yuǎn)端輸入電容)
其中Cio參數(shù)可以從輸入輸出緩沖器信息規(guī)范（IBIS）模型中提取。典型的50歐姆阻抗傳輸線的等效電容是3皮法每英寸（在實際使用SPICE模型的仿真中會體現(xiàn)）。
下面舉例說明如何估算I/O平均電流。
i.MX6平臺NVCC_LCD電源域顯示接口模組包含29個管腳，如下圖所示。
根據(jù)I/O庫規(guī)格書，每個I/O工作在100MHZ頻率時可以驅(qū)動最大30皮法負(fù)載，工作在200MHZ頻率時可以驅(qū)動最大15皮法負(fù)載。最大驅(qū)動負(fù)載電容值須根據(jù)實際工作頻率來設(shè)置。
當(dāng)現(xiàn)實應(yīng)用工作在1080P@60Hz @ 3.3V時，時鐘速率約為170MHz。
在這些條件下，每根數(shù)據(jù)管腳平均電流最大為：
Iavg (數(shù)據(jù)I/O) = 15pFx3.3Vx0.5x170MHz = 4.2mA (2)
時鐘管腳平均電流為:
Iavg (時鐘I/O) = 15pFx3.3VX170MHz = 8.4mA (3)
通過公式（2）可以得到在特定頻率下數(shù)據(jù)IO的最大可能平均電流，每周期翻轉(zhuǎn)一次。
SPICE仿真時最大電流的條件是：最佳工藝實例、最高I/O工作電壓和最高工作溫度。
顯示接口的另外三個同步、使能信號的數(shù)據(jù)速率比較低。我們按照三分之一數(shù)據(jù)線消耗電流來估算。
復(fù)位信號是靜態(tài)的可忽略（有低阻抗負(fù)載除外）。
那么Iavg (全部模組) = 24 (數(shù)據(jù)信號) x 4.2mA+ 1 (時鐘信號) x 8.4mA+4.2mA (同步、使能信號) =113.4mA (4)
合理的估算是值得推崇的，因為一味的出于安全考慮而過高地估計電流消耗會導(dǎo)致電源設(shè)計的浪費。
I/O最大電流消耗
下面的公式【1】【2】可以來計算最大電流：
Imax=nCV/tr
其中：
n代表負(fù)載的數(shù)量
C 代表負(fù)載的電容值
V 代表電源供電電壓
tr 代表輸出信號的上升時間
同樣在i.MX6的規(guī)格書中可以找到I/O的交流特性參數(shù)，如下表所示：
注意：對于IO的配置參數(shù)含義，請參考i.MX6應(yīng)用處理器的參考手冊【3】。
通過上表可知在ipp_dse=101、快速的轉(zhuǎn)換速率和15pF負(fù)載的測試條件下，最大的tr=1.06ns。
Imax (每個數(shù)據(jù)管腳) = 15pFx3.3V/1.06ns = 46.7mA
但是對于液晶顯示器接口的應(yīng)用，我們不能直接使用每個管腳的最大電流值乘以總的管腳數(shù)量。為了得到合適的估計結(jié)果必須考慮實際的數(shù)據(jù)時序及碼型。液晶顯示器的規(guī)格書里可以查到數(shù)據(jù)傳輸時序，但不是所有的管腳會同時發(fā)生變化。因此我們可以預(yù)估僅24根數(shù)據(jù)管腳可能同時跳變，那么最大電流計算如下：
Imax (整個模塊) = 24(數(shù)據(jù)管腳) x46.7mA = 1120.8mA (7)
是的沒錯，瞬態(tài)最大電流會超過1安培。不要吃驚，請記住這只是以上應(yīng)用場景下的極限情況，而且并不是對電源供電能力的要求，需要考慮的是電源完整性性能。
結(jié)論
不僅對于板級應(yīng)用，在芯片的設(shè)計階段I/O管腳和模組的電源完整性性能也是一項重點考量項目。在芯片設(shè)計的前期階段I/O設(shè)計團隊也需要在具體設(shè)計完成之前提前提供電流消耗的估算結(jié)果，這樣才能使整個芯片各個模塊的設(shè)計配合無誤。對于更復(fù)雜更精確的電流消耗分析需要借助電源完整性仿真工具的幫助。本文中級介紹的兩個公式可以實現(xiàn)快速估算I/O的平均和最大電流。飛思卡爾的I/O設(shè)計和應(yīng)用團隊通過對i.MX系列應(yīng)用處理器的設(shè)計驗證，證實了公式可以提供相對精確的估算結(jié)果。 |
